Abstract: Zusammenfassung des technischen Whitepapers ueber latency and packet loss resilience in isobus class 3 can bus control loops und deterministische cyber-physische Systemarchitektur.
Um die deterministischen Eigenschaften von AgOrchestration zu validieren, wurde ein industrieller Pruefstand mit isolierter Multi-Core-Hardware, Real-Time-Linux-Kernel-Patches und TSN-Netzwerk-Traffic-Generatoren aufgebaut.
Ueber 100 Millionen Ausfuehrungszyklen hinweg blieb der maximal beobachtete Scheduling-Jitter fuer AgOrchestration unter 5 Mikrosekunden. Bei kritischen Steuerungs-Threads traten keine Fristueberschreitungen auf.
Die Bereitstellung von AgOrchestration in Produktionsanlagen erfordert die Einhaltung validierter Hardware-Prueflisten, einschliesslich der Deaktivierung von CPU-C-States und der Einrichtung kontinuierlicher HIL-Testsuiten.